麒麟 9050 Pro 的「逻辑折叠」拆解：Die Shot 实锤了什么、怎么做到、代价是什么 - 技术文章

2026 年 9 月 7 日，华为在广州发布 Mate XT 2，并在时隔六年之后重新在旗舰发布会上详解自家芯片：麒麟 9050 Pro。会上最抢眼的两个词是「韬（τ）定律」和「逻辑折叠」（LogicFolding）。不到一个月后的 10 月初，半导体分析机构 Kurnal Insights 公布了这颗芯片的裸片显微照片（Die Shot），博主极客湾则把它切开、在三维空间里重建了内部结构——「逻辑折叠」第一次从发布会 PPT 变成了可以被指着看的物理事实。

但 Die Shot 能证明的东西比很多人以为的要少。它能证明结构，不能证明性能；它能证明两颗晶粒叠在一起，不能证明那 55% 的密度提升在真实工作负载里等价于什么。所以本文想分成三问来拆：它实锤了什么、它是怎么做到的、代价是什么。

先给一句话的直觉：这次进步不是靠把晶体管做小，而是靠把信号走的路缩短。 一颗芯片能跑多快，取决于它最慢的那条信号路径；而在那条路径上，「逻辑门的开关」往往只是小头，真正吃时间、吃能量的是导线。逻辑折叠做的事，是把原本要在平面上横穿几百微米才能送达的信号，改成从一个硅层垂直落到另一个硅层、只走几微米。

这条捷径不是免费的。本文会沿着「先给直觉 → 约定符号 → 形式化 → 推导 → 工程含义 → 边界与未解」的顺序把它走一遍，其中涉及他人结论处一律引述并标注出处，本文自行展开的算式与量级估计在文末单独列出。

一、Die Shot 实锤了什么：两颗 120.65 平方毫米的有源层，面对面

先把可验证的事实摆出来。Kurnal Insights 公布的标注图（Hisilicon Hi36E0）显示，麒麟 9050 Pro 不是一颗平面裸片，而是两颗尺寸完全相同的裸片上下堆叠：每颗 11.13 mm × 10.84 mm，面积约 120.65 mm²。上面那颗是计算 Die，承载 CPU、GPU、NPU、ISP、DSP 与基带；下面那颗是 SRAM Die，承载各级 Cache、系统级缓存（SLC）与大量 PHY。

按芯智讯对标注图的解读，CPU 被拆成位置不同的两个集群：GPU 右侧一个集群含 1 个大核 + 2 个中核 + 2 个小核，GPU 下方另一个集群含 4 个中核；SRAM Die 上则给这些核心配了独立的多级 Cache（大核 3 MB 二级、若干核心共享 8 MB 三级等），外加一颗 12 MB 的 SLC。这一点很关键：它不是「缓存整块搬走」，而是每个主要模块都被劈成上下两半。

极客湾的切片给出了连接方式：两颗晶粒以铜-铜混合键合（Cu-Cu hybrid bonding）面对面贴合，金属层直接相连；供电与信号靠硅通孔（TSV）穿透下层。极客湾统计，芯片与基板之间约有 8 万根 TSV，这些 TSV 及其禁布区（keep-out zone）占用了下层裸片约 8% 的可用面积。这里要先立一个区分，免得和后文的另一个大数打架：这 8 万根 TSV 是芯片与基板之间的穿孔；而发布会与论文里的「约 5000 万个垂直互连」是两颗晶粒键合面上的连接点——两者相差近三个数量级，不是同一个东西，4.3 节与 7.1 节会分别把它们对齐。

需要说清哪些是官方、哪些是外部推测。「两颗等大裸片 + 混合键合 + 分上下层放逻辑与缓存」是 Die Shot 直接看到的结构；而「计算 Die 用 SMIC N+3、SRAM Die 用 N+2」这类工艺节点标签来自爆料人（如 @Taog_1575）的推测，Kurnal Insights 的公开报告并未逐层确认工艺标签，华为与中芯国际也都没有正面确认。华为此前一直不公布处理器制程节点。

这张图说明了什么：传统 SoC 是「一排平房」，所有功能铺在同一层；逻辑折叠把「高发热、高密度的计算」和「低发热、对工艺不敏感的缓存与接口」分到两层，再用一层密到微米级的垂直互连把两者缝起来。

flowchart LR
  subgraph P1["传统平面 SoC"]
    A1["封装基板"] --> A2["多层金属布线"] --> A3["单层有源层: 逻辑与 SRAM 同面铺开"]
  end
  subgraph P2["逻辑折叠 SoC"]
    B1["约 8 万根 TSV 穿过下层"] --> B2["铜-铜混合键合面 键合间距 1.5 微米"]
    B2 --> B3["上层计算 Die: CPU GPU NPU ISP 基带"]
    B2 --> B4["下层 SRAM Die: 各级 Cache 与 12MB SLC"]
  end

对照着看，两者的差别可以列成一张表：

维度	传统平面 SoC	逻辑折叠 SoC
有源层数	1 层	2 层（论文说未来要到 3–4 层）
逻辑与缓存的相对位置	同一平面内横向铺开	纵向分层，缓存位于执行单元正下方
关键路径的互连方向	以水平走线为主	部分改为垂直跨层互连
供电路径	直接从基板上行	需穿过下层 TSV 才能到达上层
面积口径	裸片面积 = 封装占位	裸片总面积约为封装占位的 2 倍

最后一行是理解后面所有数字的钥匙：两颗 120.65 mm² 叠起来，封装占位仍是 120.65 mm²，但硅面积变成了 241.3 mm²。

二、τ 的四层约定：把「时间」当成主指标

要理解华为为什么反复强调 τ，先要接受一个视角转换。

何庭波 2026 年 5 月 25 日在 ISCAS 2026 上提出「韬（τ）定律」，随后把论文《A Time Scaling Theory for Multi-Layer Electronic Systems》发布在中国科学院论文预发布平台 ChinaXiv（ChinaXiv:202605.00224）。论文的核心主张只有一句：当几何缩微的回报趋平，行业应该改用「时间缩微」作为主线指标。她给出的形式是一个分层函数：

\tau = f\left(\tau_{transistor},\ \tau_{circuit},\ \tau_{chip},\ \tau_{system}\right)

也就是说，从晶体管级的开关延迟，到电路级的传播延迟，到芯片级的计算与访存延迟，再到系统级的端到端通信延迟，可以统一定义一个特征时间常数，并把「降低它」当作唯一的优化目标。论文说这条时间轴横跨约 12 个数量级（皮秒到秒）。

这个框架里还有一条代际规则，即每一代的 τ 要除以一个加速因子 α：

\tau_{n+1} = \frac{\tau_n}{\alpha}

值得记下来的是，论文明确说 α 是应用相关的：受功耗与散热限制的移动设备约 1.3，需要安全关键实时响应的自动驾驶约 1.5，而吞吐量直接换算成经济价值的大模型推理可高达 10。这个区分很重要——它意味着一颗手机芯片不会、也不该按 AI 集群的节奏演进。

下面这张图说明了什么：τ 是四层共用的「同一把尺子」，逻辑折叠主攻的是其中的电路级与芯片级；而它能不能奏效，取决于一个叫「齿比」的工艺参数。

flowchart TB
  T0["τ 统一目标: 系统特征时间常数"] --> T1["τ_transistor 晶体管级"]
  T0 --> T2["τ_circuit 电路级"]
  T0 --> T3["τ_chip 芯片级"]
  T0 --> T4["τ_system 系统级"]
  T2 --> LF["LogicFolding 的主战场"]
  T3 --> LF
  LF --> GR["齿比 = 键合间距 / 顶层金属间距"]
  GR --> G1["齿比 高于 3: 只能按宏块离散分配"]
  GR --> G2["齿比 低于 3: 可按单元做跨层连续优化"]
  GR --> G3["齿比 趋近 1: 两层如同一片晶圆的两个金属层"]

先把后面反复用到的符号约定成一张表，避免读下去要来回猜：

符号 / 术语	含义	备注
$\tau$	特征时间常数，韬定律的主指标	读作 tao，中文写作「韬」
$\tau_{path}$	一条关键路径的总延迟	决定最高频率
$R_{sq}$	导线的方块电阻	与金属层工艺相关
$C_{unit}$	单位面积导线电容	与介质与线宽线距相关
$L$	一条互连的长度	折叠要压的就是它
齿比（Gear Ratio）	混合键合间距 ÷ 顶层金属布线间距	论文定义，越低越好
TSV	硅通孔，穿透硅片的垂直导电通路	论文要求间距低于 6 微米
混合键合	介质面直接键合 + 铜焊盘互扩散融合	区别于传统焊球封装
SLC	系统级缓存，全片计算单元可调用	本例为 12 MB

2.1 几何缩微的红利为什么会消失

在讲折叠怎么做之前，值得先确认「为什么必须换条路」。论文在引言里把这件事讲成两次坍塌。

第一次塌在 2005 年前后。邓纳德缩放（Dennard scaling）失效：电压不再随特征尺寸按比例缩小，「暗硅时代」开始，芯片不能再靠降电压免费换取频率。

第二次塌在 7 纳米之后。论文列举的原因有三类：速度饱和把本征延迟对沟道长度的依赖从二次关系降为线性关系；局部互连的寄生电阻电容在标准单元延迟预算里占主导；掩模成本、EUV 折旧与设计规则复杂度把最前沿节点的设计预算推到每颗芯片 10 亿美元以上。

后果是经济性的：在最先进节点，单位晶体管的成本已不再下降，在最前沿甚至开始上升。 支撑了过去半个世纪的那个行业契约——「每一代都以更低成本提供更多晶体管」——不再成立。

把这段结论压成一句话：当「把东西做小」既不再是性能的瓶颈解、也不再是成本的最优解时，就必须换一个优化目标。 τ 缩微就是那个替换目标。

两者的差别可以列成一张表：

维度	几何缩微（摩尔 + 邓纳德）	时间缩微（τ 缩放）
优化对象	晶体管的平面尺寸	各层级的特征时间常数 τ
主要手段	更小线宽、更短沟道	缩短信号路径、垂直集成、架构与协议重做
依赖的关键设备	更先进的光刻（含 EUV）	高精度混合键合、TSV、三维原生 EDA
红利形态	频率、密度、能效同步改善	频率、密度、能效按设计取舍分配
何时回报递减	7 纳米之后回报趋平，单位晶体管成本不再下降	尚未走完；散热、良率、EDA 是当前瓶颈

本文自行换算：论文的等性能对比里，折叠在同一个工艺节点上让归一化面积从 1.00 降到 0.625。单看这一项，等价于「用 62.5 份封装占位跑出原来 100 份的性能」（这里的「面积」是封装投影面积、不是硅面积，第九节专门讲这个口径差别）——在单位面积成本仍然昂贵的节点上，这比单纯的频率数字更有商业含义。但它需要键合工序的良率来兜底，这一点在第七节展开。

三、为什么互连会变成瓶颈：把 RC 延迟算清楚

要回答「为什么折叠能同时提频率又降功耗」，得先知道平面芯片的时间花在哪。

数字电路的性能上限由相邻触发器级之间的关键路径延迟决定。信号从一级触发器出发，穿过若干个逻辑门，再落进下一级触发器。这条路径上的延迟由两部分组成：门本身的开关延迟，以及导线带来的 RC 传播延迟。

导线不是「零成本的理想导体」，它是一个沿着长度分布的电容，还有串联电阻。经典的 Elmore 延迟模型给出：

\tau_{path} = \sum_{i} R_i \cdot \sum_{j \ge i} C_j

把它用在同一根导线上，会有个令人不快的结论。设导线长为 $L$ 、宽为 $W$ ，那么它的电阻与 $L/W$ 成正比，电容与 $L \cdot W$ 成正比，于是：

\tau_{wire} \;\propto\; R_{sq}\frac{L}{W} \times C_{unit} L W \;=\; R_{sq}\, C_{unit}\, L^{2}

延迟随长度平方增长。 这是折叠能「一次赚两个方向」的根本原因：把 $L$ 减半，延迟变成四分之一；把路径从横穿几百微米改为垂直几微米， $L$ 缩小两个数量级， $L^2$ 缩小四个数量级——当然实际收益会被垂直互连自身的电阻电容、以及无法折叠的剩余路径吃掉，但量级上的吸引力是真的。

对照一下门延迟：

\tau_{cell} = \frac{C_{load} \cdot V_{dd}}{I_{on}}

门延迟与负载电容成正比、与驱动电流成反比，它对工艺的依赖是「器件级」的；而 $\tau_{wire} \propto L^2$ 是「布线级」的。在先进节点上，后者在标准单元延迟预算中所占的比重持续上升，这正是论文判定「几何缩微的回报趋平、局部互连寄生已经主导延迟」的依据。用一句论文里的判断来说：在 7 纳米之后，纯靠尺寸缩放的回报已经趋平。

本文自行推导的一个量级校验：把 $\tau_{wire}$ 按长度折算一次。若一条关键路径的水平互连长 300 微米，垂直折叠后只剩 3 微米，长度比是 100:1；若只按电阻与电容的乘积变化，时间项的比值约为 $100^2 = 10^4$ ，即四个数量级。而论文给出的实测是「典型核心上线长减少约 20%，部分关键路径最多减少 70%」——差距如此之大，说明真实的折叠是只对最慢的那几条路径动手，而不是把整片布线都搬走。这个「20% 与 70% 并存」的数字组合，本身就是「选择性折叠」最直接的证据。

四、怎么做到：齿比、混合键合与「把两层当一层用」

4.1 齿比：为什么 1.5 微米这个数字能说明问题

论文在 V2 版本里补了一个关键设计参数：齿比，定义为混合键合连接间距与芯片顶层金属布线间距的比值。

\text{齿比} \;=\; \frac{p_{bond}}{p_{metal}}

论文给出的顶层金属间距约为 720 nm，而麒麟 2026 的混合键合间距是 1.5 μm。两者相除：

\text{齿比} \approx \frac{1500\ \text{nm}}{720\ \text{nm}} \approx 2.08

这个约 2.08 的数字是整个架构成立的前提。论文的逻辑是：当齿比大于 3 时，垂直连接点太稀疏，设计师只能在功能宏块级别决定谁上谁下，优化是离散的；当齿比降到 3 以下，就可以在电路单元级别做跨层分配，优化变成连续的；当齿比趋近 1 时，键合界面的「鸟笼式」布线开销基本消失，上下两层对设计工具而言就像同一片晶圆上的两个金属层。

论文设定的中期目标是把键合间距压到 1 μm 以下、套刻精度控制在 0.5 μm 以内。华为 9 月发布的官方技术说明与何庭波 9 月 3 日的后续论文补上了更完整的路线：麒麟 2026 用「40 纳米级工装」做到了 1.5 μm 间距；麒麟 2027 已经到 1 μm、垂直互连数超过 1 亿；论文原文对更远一步的表述是「三年内」对齐 720 nm 的顶层金属间距、实现 1:1 的齿比与超过 2 亿个垂直互连，并预期后续把键合间距压到 480 nm。

4.2 为什么是晶圆对晶圆，而不是逐层制造

论文明确说选择了晶圆对晶圆（W2W）混合键合，而不是顺序三维集成（在同一片晶圆上逐层制造器件）。原因很直白：良率与热预算。

顺序三维集成理论上能做到器件级颗粒度，但制造过程中下层器件容易被后续高温工艺劣化。何庭波后续论文对两种路线的差别给了更具体的一段说明：芯片-晶圆键合（D2W）是从封装厂演化来的「拾取-放置」工艺，精度基线是微米级；而晶圆-晶圆键合继承了晶圆厂的处理方式，光刻机的套刻精度已经在几纳米量级——高精度的起点在这里。代价是要解决光刻机从不需要面对的一堆问题：应力控制、CMP 平坦化、清洗、晶圆形变、边缘收尾与对准。

这里有个容易被忽略的细节：官方说麒麟 2026 是在「40 纳米级工装」上做到 1.5 μm 键合间距的。也就是说，追求极致微缩的那套最先进光刻设备，在这条路线上并不是必需的——它需要的是一致性与对准精度，而不是线宽。

flowchart LR
  D1["两颗晶圆分别制造"] --> D2["表面处理与 CMP 平坦化"]
  D2 --> D3["高精度对准"] --> D4["压合与退火"]
  D4 --> D5["氧化面形成共价键 合并为一层介质"]
  D4 --> D6["铜焊盘互扩散 熔成连续金属"]
  D5 --> D7["形成整片垂直互连森林"]
  D6 --> D7

这张图说明了什么：混合键合本质上更接近「焊接」而不是「封装」。它不是在两块芯片之间加一层中介，而是让两个面对面的介质面长成同一层、让两侧的铜长成同一根线。

4.3 一个把两套官方数字对齐的算式

关于垂直互连的数量，中文与英文报道里出现过 500 万与 5000 万两个数字，初看像是矛盾。把两处对齐后就清楚了：华为发布会口径的「500 万个信号传输键合」，与后续论文里的「5000 万个垂直互连、其中 10%–15% 承载信号」是同一件事的两面——5000 万的 12.5% 正好是 625 万量级，与「500 万」在数量级上吻合。

本文按此推算：5000 万个垂直互连中，承担高速信号的只是十分之一量级，其余是供电与地。这也解释了为什么官方把「跨 Die 带宽 125 TB/s」与「500 万信号键合」并列：带宽是信号互连的聚合能力，而供电互连按数量、不按带宽计。

4.4 和 AMD 3D V-Cache、Intel Foveros 的差别在粒度

把缓存搬到另一颗裸片上，并不是华为首创——AMD 的 3D V-Cache 早就这么做了，Intel 的 Foveros 也在封装内堆叠不同功能的芯粒。但论文与拆解都强调了一个粒度上的差别，而这个差别决定了方法的性质。对照起来看大致是这样：

方案	被搬到另一层的东西	分层决策的颗粒度	层与层的连接密度
AMD 3D V-Cache	一整块 SRAM 缓存	宏块级（整块缓存）	混合键合，间距约十微米量级
Intel Foveros	不同功能的芯粒	模块级（芯粒）	微凸点与键合，间距更大
逻辑折叠（麒麟 2026）	同一功能块内部的执行单元与缓存	单元级（流水线内部）	混合键合 1.5 微米，约 5000 万个互连

一句话概括这个差别：前两者搬的是「模块」，逻辑折叠搬的是「同一个模块里的一小段逻辑」。 Die Shot 里能看到的最直接证据是：CPU 大核的大部分执行单元留在上层，而 L1 与 L2 缓存被放到下层、正对着 Load/Store 单元的位置。如果只是「把缓存整块搬走」，缓存不会那么精确地贴在它所服务的那一小撮执行单元正下方。

这也正好解释了 4.1 节那个工艺参数为什么重要：粒度的下限由连接密度决定。 连接稀疏时，设计师只能按功能宏块做离散决策；连接密到微米级，两层才真正像同一片晶圆上的两个金属层，「单元级连续优化」才有可能。论文对当前同类先进商用逻辑芯片的描述是「连接间距约十微米、每 100 mm² 不到 100 万个垂直连接」，而麒麟 2026 的 5000 万个互连分布在 120.65 mm² 上（折算约每 100 mm² 四千万个量级），密度差着一个半数量级以上——这才是「折叠」与「堆叠」的分界线。

顺带说清一个常见误读：AMD 与 Intel 的方案主要解决的是把更多缓存或异构功能放进同一个封装；逻辑折叠要解决的是让同一段逻辑内部的信号少走冤枉路。前者是容量与集成问题，后者是延迟与能耗问题，两者的收益来源不同，不能直接互换比较。

五、收益的账：密度、频率与功耗分别从哪来

先说清一个名字：论文与华为官方材料把本文的主角称为「麒麟 2026」，它与 9 月 7 日发布会上的麒麟 9050 Pro 是同一颗芯片（型号 Hi36E0）——论文说它「本月出货」、性能核频率回到 3.1 GHz，与发布会披露的 3.1 GHz 对上；商品名以华为对外发布为准。本节及之后的核心数据均出自该论文，请勿误读为另一颗芯片。

论文的 Table 1 给出的对照是这样的（同一工艺节点、25 摄氏度、等性能条件下）：

指标	麒麟 9030 Pro（平面）	麒麟 2026（逻辑折叠）	变化
供电电压	1.1 V	0.9 V	降低 18%
工作频率（等性能点）	2.75 GHz	2.5 GHz	主动降频 9%
归一化功耗	1.00	0.59	降低 41%
归一化面积	1.00	0.625	缩小 37.5%
归一化功率密度	1.00	0.944	降低 5.6%
最高频率（1.1 V）	2.75 GHz	3.1 GHz	提升约 13%

另外几条结构性指标：晶体管密度从 155 MTr/mm² 升至 238 MTr/mm²；线长缩短约 30%（V2 论文对代表性核心的统计口径；华为官网与后续论文另给「典型核心 −20%、个别关键路径最多 −70%」，三者口径不同、不要混用）；时钟偏移降低约 25%；时钟缓冲器数量减少超过 50%；SRAM 工作频率提升超过 40%；一条跨两层搭建的高速片上网络数据通路面积减少 55%。

5.1 功耗为什么不是「密度上去了就该更热」

这是整件事最反直觉的一环，也是何庭波后续论文专门写一篇来回应的地方。先看动态功耗的教科书表达式：

P_{dyn} = \alpha \, C \, V_{dd}^{2} \, f

其中 $\alpha$ 是翻转率， $C$ 是被充放电的等效电容， $V_{dd}$ 是电压， $f$ 是频率。关键在于：在先进节点上， $C$ 这一项的主要贡献不是门的栅电容，而是导线的互连电容。导线是一段被拉长了的电容，信号走得越远，要充放的电容越多。

论文给了一个很好用的类比——「通勤成本」：办公室里真正花掉大头的不是「坐在桌前工作」，而是「通勤」。芯片也一样，门负责「干活」，导线负责「通勤」；在一个典型的现代 SoC 计算块里，导线的能耗经常超过门的能耗。论文还把这一点放大到系统层面：在一个大型 AI 集群里，超过 80% 的能耗花在搬运数据，而不是在计算数据。

一旦把功耗看成这样，折叠的收益就顺理成章：它缩短了导线，直接砍掉 $C$ 里占主导的那一项。

5.2 电压平方律才是大头——一个可核对的反解

仅仅缩短导线只能带来线性收益，因为 $C$ 线性下降。真正的大头是电压，因为 $P \propto V^2$ 。折叠怎样换来更低的电压？论文给的机制是：路径变短、延迟裕量变大，于是在同样性能下可以把电压往下压。

本文自行用官方数字做一次反解校验。CPU 性能核在等性能条件下，时钟低 9%、供电电压低 200 mV（1.1 V → 0.9 V），官方给出的功耗降幅是 41%。把它代进 $P \propto C V^2 f$ ，并假设等效电容基本不变（同一个核、同一批电路）：

\frac{P'}{P} \approx \left(\frac{0.9}{1.1}\right)^{2} \times \left(1 - 0.09\right) = 0.669 \times 0.91 \approx 0.609

即约降低 39%，与官方给出的 41% 在 2 个百分点以内吻合。在「等效开关电容基本不变」这个假设下，该核的功耗收益主要来自电压平方项，而不是来自频率或电容的变化（注意这与 5.3 节「CPU 只拿到线性收益、拿不到可并行模块那份二次收益」是两件事，不矛盾）。该数值为本文按公开参数反解得到，只用于一致性检查，不是官方披露值。

NPU 那一侧更能说明问题。官方口径是：NPU 在等性能下功耗降 66%、功耗密度降 73%；而进入满血模式时能跑到 70 TOPS，比前代高 141%。把 0.85 V 降到 0.55 V、频率降 63% 代进去，只剩约 15% 的功耗比例——显然对不上 66%。

差异出在 NPU 的阵列被加宽了。论文自己点破了原因：前代 NPU 是「1 个大核 + 2 个能效核」，折叠腾出的晶体管面积让它变成4 个大核。也就是：折叠既缩短了导线（降低 $C$ 里的一项），又腾出面积做了更多并行副本（提高 $\alpha$ 、但让每一份跑得更慢更省）。按 $P=\alpha C V^2 f$ 反解，需要等效开关电容放大约 2.2 倍才能与 34% 的剩余功耗比例对上——量级上与「阵列显著加宽」相符。这个 2.2 倍同样是本文的反解估计，仅作量级核对。

5.3 为什么这条路对「宽而并行」的模块特别有效

论文在这里引入了三条分类：真正串行的电路（要求峰值频率与电压）、可并行的电路、以及介于两者之间的电路。并且坦率承认：CPU 的性能核属于第一类——它那条最快的整数执行线程无法并行，必须贴着电压-频率曲线的高端运行。因此折叠给 CPU 性能核带来的只是「线性收益」那一部分——等性能下把频率降 9%、电压降 200 mV——而不是完整的电压平方收益。相比之下，NPU、GPU、DSP 这些又宽又并行、又极度依赖数据搬运的模块，才是折叠的正面战场。

论文把这件事类比成阿姆达尔定律（Amdahl）在硬件上的孪生：软件里串行比例限制了并行的收益，硅片里串行电路的比例很小，所以大部分面积都可以拿去「用速度换并行、用并行换低压」。

5.4 软件侧也参与了这个杠杆

电压平方律要兑现，前提是「工作量可以摊得更宽」。在手机这种场景里，这件事不只靠硅片完成。

论文专门点出一件天真的分析会漏掉的事：智能手机有深度的软硬件协同设计。 与其让一颗大核硬扛所有重负载，调度器与折叠后的版图可以协同优化，把任务在软件层拆开、分派到几颗小而高效的核上，从而把「必须由大核独吞的串行比例」压到应用允许的最小值。用论文的说法，这是把工作量从第一类电路（真串行）搬到第二类电路（可并行）——只有在第二类电路上，电压平方那根杠杆才使得上劲。

由此可以解释折叠的第一波收益为什么集中在 NPU、GPU、DSP 上：

它们本来就又宽又并行，不依赖单线程的峰值频率。
它们本来就是数据搬运大户，能耗里「通勤」那一项的占比最高。
折叠既帮它们省了通勤，又腾出面积做了更多并行副本。

反过来，CPU 性能核是那个「使不上劲」的模块：论文坦承它必须贴着电压-频率曲线的高端运行，折叠只能给它线性收益（等性能下降频 9%、降压 200 mV），而要把低并行度的核折好，需要精密的电路设计、先进 EDA 工具链与更长的验证周期。论文对它的判断是「架构级大修，不是快速修补」。

六、代价之一：热——被说反了的那个问题

逻辑折叠公开之后，最尖锐的质疑是热：把两层有源层叠起来、单位面积塞进更多晶体管，功耗密度不是应该同步上升吗？

论文的回答分两层。第一层是指标选错了。 真正决定速度、漏电与可靠性的不是「发了多少瓦」，而是热密度与结温：芯片不是被总瓦数烧坏的，而是某个晶体管结温越过上限才失效。第二层是设计上的应对：等性能下总功耗本身先降了（这是热密度的分子），而这些功耗被分摊在多个有源层上；余下的热量靠布局导走——设计上可以按功耗热图把高功耗电路错开，让热量先横向扩散、再垂直流向表面，并把最热的模块放在散热最容易走的层。这里要防一个误推：功率密度按论文口径是「功耗 ÷ 两层的投影面积」，不能由它反推「占位一定缩小」——NPU 在等性能下功耗归一化为 0.34、功率密度归一化为 0.27，按同一口径反推，它的投影占位实际上是变大的（与第三方拆解给出的「NPU 跨两层合计面积比前代大 150%」方向一致；注意两种口径不是同一个量：按官方数字反推的投影占位约 1.26 倍，跨两层合计硅面积约 2.5 倍）；变小的是「单位功耗」，不是「占地」。

论文自己承认这是通过「热感知分区与布局」实现的——在设计阶段先算功耗热图，把高功耗电路有意错开，不把两个热点直接叠在正上下方。这解释了为什么麒麟 2026 的实现是「刻意保守」的：只沿关键路径选择性折叠，而不是把整颗芯片都折起来。

何庭波后续论文给了一组更有说服力的数据，也顺手暴露了一个反例：DSP 是那个没讨到好的模块。第一代折叠让 DSP 做同样的工作少用 25% 的功耗，但因为它占位缩小了 40%，功耗密度反而上升了 24%。论文的结论很直接：面积可以比功耗缩得更快，所以「密度是设计结果，不是宿命」。到第二代（麒麟 2027 的硅片已到手），DSP 的功耗密度已经低于平面版，同时功耗降 47%。

这一段是本轮报道里最少被提到、但最值得记的：「同性能下功耗降 66%」和「功耗密度上升 24%」可以同时为真，因为它们量的不是同一个东西。

七、代价之二：良率、TSV 的「地租」与工艺窗口

Die Shot 里那些看得见的代价，论文都用不等式与工艺参数定了量。

7.1 8% 的禁布区：一次可以算出来的地租

极客湾数出约 8 万根 TSV，禁布区占了下层裸片约 8% 的可用面积。本文自行把这个比例折算成单根 TSV 的等效占位：

\frac{0.08 \times 120.65\ \text{mm}^2}{80000} = \frac{9.65\ \text{mm}^2}{8\times 10^{4}} \approx 1.21\times 10^{2}\ \mu\text{m}^2

约 121 平方微米，相当于平均每根穿孔背着一块 11 μm × 11 μm 的地。

这里必须声明一处不可比：这个 121 平方微米是「把 8% 禁布区均摊到 8 万根」的口径，不能拿去和论文的 TSV 规格互相印证。 极客湾数的是芯片与基板之间的供电与信号穿孔；而论文的 TSV 规格（临界尺寸与禁布区小于 1.5 μm、间距小于 6 μm）描述的是堆叠内部的跨层着陆 TSV——两套数字很可能不是同一批穿孔。如果按论文那套规格去折算（把临界尺寸与禁布区合计约 3 μm 见方当作单孔占位），8 万根的占位只有约 0.6%，与 8% 差一个数量级，原因正在于口径不同。本文不去论证二者一致。

只看均摊口径本身：每根穿孔背后平均背着一圈约 11 μm 见方的布线禁地。 这一圈才是「地租」——导电通路本身只占其中很小一块，但整块地都不能再布线。这是 3D 堆叠最容易被忽略的一项固定开销，也是论文把「TSV 着陆点从顶层金属逐步下移到 M6 层」列为演进路线的原因——论文称这一步能释放超过 30% 的高层布线资源。

同一套逻辑下，论文给出的垂直互连开销不等式是：

\Delta\tau_{gain}\left(A_{silicon} + \Delta L\right) \;>\; \Delta\tau_{cost}\left(RC_{vertical}\right)

也就是说，每一层的折叠能不能成立，要看「省的线长 + 等效多出来的硅面积」带来的收益是否大于「跨层互连自身的电阻电容」带来的代价。论文说这个阈值在移动设备的关键路径与存储器上已经被越过，但它是工作负载相关的，并且会随着键合间距的缩小而移动。

7.2 良率：两颗都得好，一颗坏了可能一对报废

论文给出了要达成的窗口：套刻精度低于 0.5 μm；TSV 临界尺寸与禁留区小于 1.5 μm、间距小于 6 μm、失效率低于 100 ppm、修复率 99.9%；借助智能冗余把良率做到接近 100%。

这些数字背后是一个不对称的风险结构。芯智讯在解读标注图时说得很直白：传统单裸片设计里一颗坏了只影响一颗；而在「逻辑 Die + SRAM Die + 键合」的架构下，任一环节出问题都可能拖累最终封装良率，甚至两颗同时报废。

一个可以观察到的旁证是产品分层：麒麟 9050 Pro 只用在 Mate 90 Pro Max 及以上版本与 Mate XT 2，标准版与 Pro 版分别用麒麟 9030 和 9035——折叠芯片只供货给最顶配的形态。这个组合与「良率仍在爬坡、成本尚未摊薄」的判断是自洽的，但请注意这是推论，不是官方对良率的说明。

7.3 为什么是「两颗中等裸片」：把良率模型代进去

一个自然的问题是：把两颗中等面积的裸片叠成一颗芯片，良率会变好还是变坏？用一个经典模型就能说清。

晶圆缺陷近似随机分布时，可用良率的经典估计是泊松模型：

Y(A) \;\approx\; e^{-D_{0} A}

其中 $D_0$ 是单位面积缺陷密度， $A$ 是裸片面积。面积越大，良率指数下降。

本文自行举例：取 $D_0 = 0.01\ \text{mm}^{-2}$ （仅为量级示例，不是实测值），把两代面积代进去：

Y(120.65) \approx e^{-1.207} \approx 0.299, \qquad Y(241.3) \approx e^{-2.413} \approx 0.090

也就是说，一颗 120.65 mm² 的裸片良率约 30%，而一颗把两层合起来的 241.3 mm² 平面裸片只剩约 9%。但要造出折叠芯片，两颗都得是好的：

Y_{pair} \;\approx\; Y(120.65)^{2} \;\approx\; 0.299^{2} \;\approx\; 0.089

约 8.9%，恰好与那颗假想的大裸片同阶——因为 $e^{-D_0 A_1}\cdot e^{-D_0 A_2} = e^{-D_0 (A_1 + A_2)}$ 。

由此可以得到三条能站得住的推论：

单颗小裸片的良率确实更高：这是指数关系 e^{-D_0 A} 的直接后果，也是外界常说「小裸片良率更好」这个说法成立的机制。
「两颗拼起来良率更高」在纯缺陷模型下不成立：面积增益不会被良率增益抵消。
折叠的成本压力来自工序，不来自面积：真正的额外风险是键合这道新工序——论文给出的目标失效率低于 100 ppm、修复率 99.9%，而这只是一项目标。分层本身确实顺带带来两项好处：缓存、I/O、PLL 这类对工艺不敏感的电路可以放到更成熟、更便宜的那一层去做；两颗裸片可以分测，避免「好逻辑配坏缓存」也照样整颗报废。

最后这一条解释了产品分层：折叠首发只落在 Mate 90 Pro Max 与 Mate XT 2 非凡大师这类最贵的机型上，而标准版与 Pro 版分别用麒麟 9030 与麒麟 9035。良率爬坡的成本，先由高价机型承担——这是推论，不是官方说明。

八、代价之三：EDA 与晶圆间工艺偏差

论文把「工具链」列为排在首位的未解决挑战，措辞相当直接：当今的 EDA 是为「面积、时序、功耗沿三条独立轴优化、系统 τ 作为残余量出现」的时代开发的；全面的逻辑折叠要求工具链把多层堆叠的芯片当成单一连续的设计实体——以单元粒度而非模块粒度做逻辑分区，在统一的成本函数下跨越整个三维空间做布局，并处理垂直互连寄生、禁布区排除区与晶圆间工艺变化互相纠缠的跨芯片时序收敛。

论文说华为已开发出能产出有用结果的初步内部工具，方法细节将在后续公开，并明确把「τ 原生的工具链」称为未来十年最重要的使能投资，同时把「当前的 EDA 工具链面向平面设计时代开发」列为逻辑折叠全面推广的主要制约。

第二类挑战是晶圆间工艺偏差：键合的两片晶圆可能来自不同批次，甚至在论文描述的路线里来自不同节点（外部推测本代计算 Die 用 N+3、SRAM Die 用 N+2）。晶圆之间的阈值电压、驱动电流与互连 RC 的偏差实质上大于晶圆内偏差，对时钟分配与保持时间裕度的影响最大。

九、口径之争：55% 与 28% 到底在比什么

这是本文认为最需要读者带走的一件事。

同一颗芯片，外界流传着两个密度提升数字：55% 与 28%，而且都能在官方材料里找到依据。华为官网技术说明与论文摘要写的是「从约 155 升至 238 MTr/mm²，一代之内提升 55%」；而发布会另给了一个口径——只看计算 Die 上的逻辑单元晶体管密度，提升约 28%。

两个数字不矛盾，因为它们的分母不同：

55% 的分母是封装投影面积。两颗 120.65 mm² 叠起来，封装占位还是 120.65 mm²，但硅面积变成了 241.3 mm²。于是「每单位封装面积的晶体管数」天然可以接近翻倍——即使光刻工艺没有任何进步。
28% 的分母是同一层内的单位面积。它衡量的是「计算 Die 自己的逻辑单元在没换工艺节点的前提下，靠重新分层与布线挤出了多少密度」，这才是纯粹意义上的「架构红利」。

还有第三种口径。有第三方拆解估算换用「上一代实测密度」作分母，得出约 2.1 倍（这是本文据第三方实测密度折算的结果——该分母来自第三方测量而非华为口径，故不一并引用具体数字）——同一个 238 MTr/mm² 的分子，被三个不同的分母除出三个结论。

论文对密度公式本身是给了定义的：晶体管密度按 $2 / (CPP \times \text{单元高度})$ 计算，并注明麒麟 SoC 设计的面积利用率是 68%。所以 55% 这个数字在它自己的定义体系内是自洽的；问题只在于读者会不会把「每封装面积」误读成「每硅面积」。论文的路线图在把晶体管密度向 400 MTr/mm² 及更高水平推进时，用的也是同一套「每封装占位」的算法——这不是造假，而是口径：把第二层有源层叠上去，密度会近似翻倍，而光刻一步没动。

本文的结论是：55% 是真实的「系统级集成度」提升，28% 是更保守的「单层架构」提升。要说这颗芯片在架构上挣到了多少，用 28% 更诚实；要说它在同样的手机里塞进了多少电路，55% 才对应得上。

十、对 AI 芯片意味着什么：N² 与 N 的困境

这台手机芯片对做 AI 基础设施的人并不无关，因为同一套方法论已经写在昇腾的路线图里。

论文把 AI 加速器绕不过去的问题称为扇出困境：

\text{计算能力} \propto N^{2} \qquad\text{而}\qquad \text{内存带宽、互连与供电} \propto N

其中 $N$ 是芯片边长。计算能力随面积（边长的平方）增长，而带宽、I/O、供电全都要从芯片边缘进出，只随周长（边长）增长。规模越大，边缘资源越不够用——这个缺口无论底下的逻辑节点多先进都补不上。

3D 折叠的解法是把受边缘限制的资源搬到垂直表面上去：供电走背面、高速内存改用与逻辑的混合键合、光 I/O 用近封装引擎，于是这些资源也改成按面积扩展，重新与计算的二次方增长对齐。

flowchart LR
  C["计算能力随 N 平方增长"] --> X["扇出困境: 边缘资源跟不上"]
  E["带宽与供电互连随 N 增长"] --> X
  X --> F["3D 折叠: 把边缘资源搬到垂直表面"]
  F --> G["带宽 光 I/O 与供电也改按面积扩展"]

论文给出的落地节奏是：约 2030 年前，昇腾 SuperPoD 系列用芯粒 + 2.5D 扇出 + 标准间距混合键合；约 2030 年，昇腾 990 把逻辑折叠引入 AI 加速器；到 2035 年，硬件集成度预计提升 100 倍以上。另外两项配套技术是统一总线（把跨节点远程访问延迟从数十微秒压到约 100 纳秒）与近封装光引擎 Hi-ONE（单模块 8 Tb/s，把 SerDes 传输距离从约 100 厘米压到约 5 厘米）。

需要提醒的是，这三项里只有手机 SoC 那一项给出了硅后实测数据。AI 加速器侧截至目前是路线图与预期，论文也把它列在「未来十年」的时间窗里。用到「预计」「目标」这类词的地方，本文一并保留原样，不做确定性改写。

10.1 另外两条腿：为什么「去协议税」与光引擎和折叠是同一件事

论文把 AI 侧的 τ 缩微分给三层：系统架构（统一总线）、近封装光 I/O（Hi-ONE）与封装拓扑重构（3D 折叠）。它们看起来是三个不同的工程，目标函数却是同一个。

统一总线的逻辑是「去协议税」。 传统多机多卡系统里，数据要依次穿过 PCIe、机箱内互联、机箱间以太网或 InfiniBand，再叠一层软件栈的远程内存访问；每多一层，就多一次协议转换、一次序列化、一次 DMA 缓冲拷贝、一次握手。论文的做法是用一套统一协议替掉整摞协议栈，在全系统范围内以内存语义直接暴露数据，实测把端到端的远程访问延迟从数十微秒压到约 100 纳秒——约 500 倍的 τ 压缩。论文内部把这种形态称为「系统即单芯片」。

Hi-ONE 的逻辑是承认物理极限、然后跨层妥协。 当每颗 AI 芯片的速率升到数 Tb/s 时，铜缆在物理上不再可行；解法是把光引擎搬到封装旁边，单模块提供 8 Tb/s，并把 SerDes 的传输距离从约 100 厘米压缩到约 5 厘米。值得学的是它的取舍：放弃高保真所需的重型 DSP，改用线性方案，同时允许协议层容忍被刻意放宽的误码率——物理层「不完美」，由协议层兜底，整体 τ 反而更低。

3D 折叠的逻辑则回到几何，也就是上一节那个扇出困境：把受边缘限制的带宽、光 I/O 与供电从周长搬到表面，让它们也按面积的二次方扩展。

三条合起来的共同点是：

都不以「把单个器件做得更快」为目标。
都以「让数据少走一段路、少过一次翻译」为目标。
都在跨层做取舍，而不是在单层做到极致。

这正是 τ 缩微与几何缩微在方法论上的分界：前者是系统级的协同优化，后者是单点工艺的推进。

十一、边界、未解与小结

把边界说清楚，比把结论说得漂亮更重要。

一、论文性质的边界。 韬定律论文最初发布在 ChinaXiv 预印本平台（ChinaXiv:202605.00224），V1 于 2026 年 5 月 25 日在 ISCAS 2026 呈现，V2 于 7 月 3 日更新；其正式版本现已被列为《中国科学：信息科学》（Sci. China Inf. Sci.）2026 年第 69 卷第 8 期的文献（见何庭波后续论文 arXiv:2609.04287 的参考文献）。但请注意：本文引用的所有「等性能对比」数据，都源于华为一侧的实测与披露，目前尚没有第三方独立复现其功耗、频率与良率数据。极客湾的拆解验证了结构，实测了游戏与能效表现，但没有复现论文的功耗表。

二、55% 这个数字的口径边界。 如前所述，它是「每封装投影面积」口径；换成单层架构口径只有约 28%。厂商口径本身没有错，但它决定了这个数字不能被直接拿去和竞争对手的「每硅面积」密度比较。

三、被外部推测包裹的部分。 计算 Die 与 SRAM Die 的工艺节点标签（N+3 / N+2）来自爆料人而非华为或中芯国际的确认；「小裸片单颗良率更高、但整体封装良率可能仍偏低」属本文按缺陷模型与产品分层做出的推论（该说法在爆料渠道流传，本文不把它当作事实引用）。这些都不该被当作已确认事实引用。

四、论文自己承认的未解项。 工具链（3D 原生 EDA）被列为第一位；晶圆间工艺偏差、垂直互连开销、功耗与基准测试方法也被逐条列出。何庭波的原话是：把 τ 缩放描述成一个已完成的系统会具有误导性。

五、仍然存在的质疑。 公开讨论里的保留意见可分两类：一类可点到出处、指向口径——例如 m1k.tech 认为「等效 1.4 纳米」这一说法在密度算法上更像一种会计处理，并直言这批跑分「尚无第三方独立验证」；另一类指向原创性，认为缩短信号路径、优化时序、降低功耗本就是从时序分析工具诞生之日起就在做的常规工程优化，只是被提炼成了一个统一框架。这些意见与华为「架构级创新的价值在于系统整合而非单点原创」的辩护，都应并列保留。

另附一处口径差别：华为官网给出的 NPU 满血算力是 70 TOPS，而极客湾实测为 68 TOPS INT8——同一指标下的厂商口径与第三方实测，量级一致，不宜混用。

六、本文自己的限度。 文中所有带「本文自行推导 / 反解」的算式（齿比 2.08、TSV 等效占位约 121 平方微米与 0.6% 折算、CPU 性能核功耗反解 -39%、NPU 等效电容放大约 2.2 倍、关键路径 L² 量级校验、泊松良率示例）都只用于量级一致性检查，依赖若干简化假设，不能当作官方数值引用。

七、Die Shot 能证明与不能证明的边界。 裸片照片能证明「有两颗等大晶粒、面对面键合、缓存与逻辑分开、TSV 穿层」，能让人量出尺寸、数出 TSV。它不能证明功耗、频率、能效曲线、良率与成本。把「结构被实锤」直接读成「性能被实锤」，是这一轮报道里最普遍的一处越界；性能数字仍然只有厂商一侧来源。

八、适用范围的边界。 论文把移动 SoC 单列为「一颗芯片即整个系统」的特例：没有多插槽可并行、没有千节点网络可以掩盖慢链路，所有性能都来自单芯片，并且要受几瓦功耗预算与手持形态的散热约束。这既意味着逻辑折叠在移动端收益最大，也意味着它的结论不能直接外推到机架级——论文自己把 AI 侧的落地时间放在 2030 年前后，并明确是路线图与预期。

小结。 回到开头那句话：这次进步不是把晶体管做小，而是把信号的路缩短。Die Shot 实锤的是这个结构——两颗 120.65 mm² 的有源层、约 5000 万个垂直互连、以及约 8 万根 TSV 换来 8% 的禁布区。至于收益，它来自三处：路径长度下降带来的线性收益、电压平方律带来的二次收益、以及腾出面积换取并行度带来的结构红利。至于代价，热密度需要热感知布局来兜住、封装良率要面对「两颗一起报废」的不对称风险、EDA 必须重做成三维原生。这三条里任何一条没走通，架构的优势都兑现不成产品。 麒麟 2026 是这条路的第一个数据点，而且按华为自己的说法，它是刻意保守的第一个数据点。

📋 来源与核验记录

本文所有引用均来自本轮实地打开的公开来源；带「本文自行推导」标记的数值为本刊按公开参数自行展开，出处与简化假设已在正文逐条注明。

一手论文与官方材料：

何庭波（Tingbo He）《A Time Scaling Theory for Multi-Layer Electronic Systems》，ChinaXiv:202605.00224（V1 提交 2026-05-25，V2 更新 2026-07-03，DOI 10.12074/202605.00224）。摘要原文：「LogicFolding — a methodology that partitions digital, analog, and memory circuits across vertically stacked active tiers — delivers a 55% step-wise increase in transistor density and a 41% power-efficiency gain at a fixed device node.」论文摘要页：https://chinaxiv.org/abs/202605.00224
何庭波《Huawei’s τ Chip Was Supposed to Melt?》，arXiv:2609.04287（2026-09-03，cs.AR，7 页 2 图 8 参考文献），作者 Tingbo He。本文中的通勤类比、5000 万垂直互连中 10%–15% 承载信号、线长减少 20% 与最多 70%、时钟缓冲器 43600 降至 19000、NPU 由「1 大核 + 2 能效核」变为 4 大核、DSP 功耗密度上升 24%、以及「τ 是时间定律而非能量定律」等表述均出自此文。摘要页：https://arxiv.org/abs/2609.04287 ；全文 HTML：https://arxiv.org/html/2609.04287v1
华为官网技术说明《HUAWEI bringt LogicFolding-Chiparchitektur erstmals in die kommerzielle Anwendung》（2026-09-09）。给出官方口径：密度 155 升至 238 MTr/mm² 提升 55%、等性能下 NPU 降 66% / GPU 降 58% / CPU 性能核降 41%、满血模式 NPU 70 TOPS 提升 141%、GPU 提升 42%、CPU 提升 18%、典型计算块线长减少约 20% 而关键路径最多 70%。链接：https://www.huawei.com/de/news/2026/logicfolding-chiparchitektur-kommerzielle-anwendung
华为官网 HUAWEI Mate 90 Pro Max 规格参数页，确认 Pro Max 与典藏版处理器为「麒麟9050 Pro」、操作系统 HarmonyOS 7.0。链接：https://consumer.huawei.com/cn/phones/mate90-pro-max/specs/

Die Shot、拆解与论文解读（第三方，逐条标注来源）：

芯智讯《麒麟9050 Pro拆解：两颗Die”折叠”，当一颗用！》（2026-10-04），基于 Kurnal Insights 裸片标注图：两颗裸片各 11.13 mm × 10.84 mm 约 120.65 mm²、计算 Die 与 SRAM Die 的单元与缓存分布、500 万信号传输键合、跨 Die 带宽 125 TB/s、时钟缓冲器数量降低 55%、关键路径时延减少 30%，以及「只看计算 Die 逻辑单元则提升约 28%」的口径与「任一环节出问题可能导致两颗 Die 同时报废」的良率结论。链接：https://www.163.com/dy/article/L8DJECPP0511838M.html
Notebookcheck《Teardown shows Huawei Kirin 9050 Pro uses a 3D V-Cache-like stacked design for the SoC, and the results are impressive》，转述极客湾对麒麟 9050 Pro 的切片拆解：约 8 万根 TSV、禁布区占下层裸片约 8% 可用面积、计算 Die 于 SMIC N+3 与 SRAM Die 于 N+2（并注明华为与中芯国际均未直接确认）、NPU 合计面积比 9030 Pro 大 150%、实测 68 TOPS INT8。链接：https://www.notebookcheck.net/Teardown-shows-Huawei-Kirin-9050-Pro-uses-a-3D-V-Cache-like-stacked-design-for-the-SoC-and-the-results-are-impressive.1414228.0.html
m1k.tech《The Kirin 9050 Pro Is Folded in Half. Huawei Ran Out of Ways to Shrink It.》（2026-09-07），对齿比、套刻精度、TSV 规格、良率修复率与「1.4nm 等效」口径的分析。链接：https://m1k.tech/2026/09/huawei-kirin-9050-pro-logic-folding-mate-xt2
芯智讯（腾讯云开发者社区）《何庭波发布V2版「韬定律」论文：麒麟2026细节公布！》（2026-07-06），全文刊出论文《多层电子系统的时间缩放理论》的中文译文。本文引用的 τ 分层函数与 τ_n+1 = τ_n / α、齿比定义与 720 nm 顶层金属间距、混合键合间距 1.5 微米与套刻精度 0.5 微米以内、W2W 与顺序三维集成的取舍、表 1 等性能对比（电压由 1.1 V 降至 0.9 V、归一化功耗降至 0.59 即下降 41%、归一化面积降至 0.625、功率密度下降 5.6%）、密度公式采用的 68% 面积利用率、TSV 与良率规格、热感知分区、N² 与 N 扇出困境、统一总线与 Hi-ONE 参数、以及向 400 MTr/mm² 及更高水平迈进的预测，均以该译文与英文摘要互相核对。链接：https://developer.cloud.tencent.com/article/2703905
快科技（驱动之家）《史上最强麒麟芯片！9050 Pro首发韬定律逻辑折叠技术》（2026-10-01），提供 Mate 90 系列芯片分层（Mate 90 标准版麒麟9030 / Mate 90 Pro 麒麟9035 / Pro Max 及以上麒麟9050 Pro）、2.38 亿个/mm² 与「相比此前提升 28%」的表述。链接：https://news.mydrivers.com/1/1155/1155017.htm
新华社《Huawei unveils high-performance Kirin 9050 Pro chip》（2026-09-07），确认 9 月 7 日广州发布、Mate XT 2 首发、以及「继 Mate 40 之后时隔六年在旗舰发布会推出全新麒麟芯片」。链接：https://english.news.cn/20260907/566d283cf6704be9879f7a27506b9d38/c.html

本文自行推导 / 反解（仅作量级一致性检查，依赖简化假设，不得作为官方数值引用）：

齿比 2.08：以论文给出的顶层金属间距约 720 nm 与键合间距 1.5 微米相除得到。
TSV 等效占位约 121 平方微米：以 8% 禁布区与 120.65 mm² 下层裸片面积、8 万根 TSV 相除得到，再折算为约 11 μm × 11 μm 的方块。
CPU 性能核功耗反解约 -39%：由 1.1 V 降至 0.9 V（-18%）与频率降低 9%，代入 P ∝ C V² f 得到，与官方 41% 相差 2 个百分点以内。
NPU 等效开关电容放大约 2.2 倍：由 0.85 V 降至 0.55 V、频率降低 63%，反解 34% 的剩余功耗比例得到，用于核对「阵列加宽」的方向。
关键路径 L² 量级校验：以 300 微米与 3 微米的长度比 100:1 说明 L² 项可达四个数量级，与论文给出的实测降幅并存，用于指出「选择性折叠」的范围。
良率示例：以泊松模型 $Y \approx e^{-D_0 A}$ 、取 $D_0 = 0.01\ \text{mm}^{-2}$ 为例，得单颗 120.65 mm² 约 30%、假想的 241.3 mm² 平面大裸片约 9%、两颗同时合格约 8.9%。 $D_0$ 为示意取值，不是实测缺陷密度。

正文与本文推导涉及的关键百分比数字及其出处一览：55%（论文摘要与华为官网的密度提升口径；另有一处同数不同义——跨两层的高速片上网络数据通路面积减少 55%）、53.5%（同一组密度值 155→238 的直算结果，V2 论文中译文亦写作「提升了约 53.5%」）、28%（发布会「仅计算 Die 逻辑单元」口径）、41%（CPU 性能核等性能功耗）、13%（1.1 V 下最高频率提升）、40%（SRAM 工作频率提升与 DSP 占位缩小）、37.5%（归一化面积）、25%（时钟偏移下降与 DSP 第一代功耗下降）、5.6%（归一化功率密度下降）、20%（典型核心线长减少）、70%（部分关键路径线长减少上限）、63%（NPU 等性能下降频比例）、66%（NPU 等性能功耗下降）、58%（GPU 等性能功耗下降）、73%（NPU 功率密度下降）、24%（DSP 第一代功耗密度上升）、47%（DSP 第二代功耗下降）、18%（CPU 满血模式提升，以及 CPU 等性能下的电压降幅）、9%（CPU 等性能下降频比例）、42%（GPU 满血模式提升）、141%（NPU 满血模式提升）、100%（论文所述借助智能冗余「接近」的良率，非实测）、99.9%（论文给出的垂直互连修复率目标）、80%（论文所述大型 AI 集群中用于数据搬运而非计算的能耗占比）、68%（论文密度公式采用的面积利用率）、50%（时钟缓冲器数量的减少幅度）、8%（极客湾给出的 TSV 禁布区占下层裸片可用面积的比例）、12.5%（本文据「5000 万互连中 10%–15% 承载信号」取中值）、0.6%（本文按论文 TSV 规格折算 8 万根占位所得，仅用于说明两组 TSV 口径不可比）、30%（代表性核心的线长统计口径与「释放超过 30% 高层布线资源」，以及本文泊松良率示例之一）、8.9%（本文泊松良率示例）、39% 与 15%（本文反解得到的 CPU 性能核功耗降幅与 NPU 剩余功耗比例）。

数据截至 2026-10-05。文中涉及的工艺节点标签与封装良率判断属于外部推测，已逐条注明来源；厂商披露的功耗与频率数据尚无第三方独立复现。